IBM의 NanoStack 1nm 미만 칩 출시
IBM
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ZDNET의 주요 시사점
- IBM의 1나노미터 미만 NanoStack 아키텍처는 칩 하나에 거의 1000억 개의 트랜지스터를 보유하고 있습니다.
- 이 칩은 이전 세대보다 실행 비용이 저렴하고 강력합니다.
- NanoStack 기술은 AI 워크로드 배포에 적합합니다.
TSMC, 인텔, 삼성은 모두 향후 2년 안에 낮은 단일 나노미터 칩 생산을 추진해 왔으며, 10년 말쯤에는 서브 나노미터 칩을 생산할 계획입니다. 그러나 그 경주는 시작되기도 전에 끝날 수도 있습니다. IBM은 0.7nm(7옹스트롬) 노드의 새로운 3D NanoStack 트랜지스터 아키텍처를 기반으로 한 세계 최초의 1나노미터 미만 칩 기술을 공개했습니다.
VLSI 2026에 앞서 소개된 연구 장치는 손톱 크기의 다이에 거의 1000억 개의 트랜지스터를 포장하도록 설계되었으며, 이는 2021년에 처음 선보인 IBM의 초기 2nm 테스트 칩의 밀도를 대략 두 배로 늘린 것입니다. 현재 가장 작고 가장 강력한 칩은 약 800억 개의 트랜지스터에 달합니다.
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아주 작은 칩에 있어서 무엇이 그렇게 중요합니까? 더 적은 전력을 사용하면서 더 많은 트랜지스터를 특정 영역에 넣을 수 있으므로 더 높은 성능, 더 낮은 에너지 사용 및 컴퓨팅 단위당 더 낮은 비용을 얻을 수 있기 때문에 가치가 있습니다. 당신이 바위 밑에 살고 있다면 AI는 저전력, 저렴한 칩을 요구합니다. 이 칩에는 거대한 시장이 있습니다.
나노시트에서 ‘나노스택’으로
이번 발표의 중심에는 NanoStack이 있습니다. 이는 CMOS 장치를 쌓고 엇갈리게 하여 수직으로 또는 z축을 따라 확장되는 3차원 나노시트 기반 트랜지스터 설계입니다. IBM이 개척했으며 선도적인 파운드리에서 3nm 및 2nm로 채택하고 있는 오늘날의 나노시트 아키텍처와 달리 NanoStack은 두 개의 나노시트 트랜지스터를 단일 수직 구조로 결합하며, 각 계층은 독립적으로 최적화되고 반대편에서 접촉됩니다.
시연된 구조의 각 트랜지스터는 약 9nm 간격으로 분리된 약 “15개의 실리콘 원자” 크기의 5nm 미만 두께의 나노시트 3개를 사용합니다. 그런 다음 IBM이 핵심 혁신이라고 설명하는 초박형 유전체 프로세스를 사용하여 이러한 장치 두 개를 수직으로 결합합니다. 상단 및 하단 장치는 서로 다른 채널 재료, 유전체 및 금속을 사용할 수 있기 때문에 IBM은 NanoStack이 단일 트릭이라기보다는 여러 세대(내부 로드맵에서 7옹스트롬(Å), 5Å, 3Å 및 잠재적으로 1Å까지 확장될 수 있음)를 통해 확장할 수 있는 트랜지스터 플랫폼이라고 주장합니다.
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1옹스트롬은 100억분의 1미터에 해당합니다. 칩의 경우 옹스트롬은 10분의 1나노미터입니다.
IBM 연구 이사이자 IBM 연구원인 Jay Gambetta는 언론 브리핑에서 “이것은 새로운 트랜지스터 아키텍처를 갖춘 세계 최초의 1나노미터 이하 칩 기술입니다.”라고 말했습니다. “우리는 단지 더 작은 트랜지스터를 만드는 것이 아니라 훨씬 더 많은 전력과 에너지 효율성을 제공하기 위해 칩을 만드는 방법을 재창조하고 있습니다.”
예상 이득: 성능, 효율성 및 SRAM 밀도
IBM은 0.7nm 기술을 또 다른 점진적인 축소가 아닌 오늘날의 나노시트 노드를 넘어서는 의미 있는 단계로 포지셔닝하고 있습니다. 2nm 노드에 대한 내부 벤치마킹을 기반으로 회사는 새로운 칩이 동일한 전력에서 최대 50% 더 높은 성능을 제공하거나 동일한 성능에 대해 최대 70% 더 낮은 전력을 제공할 것이라고 밝혔습니다.
Big Blue는 또한 정적 랜덤 액세스 메모리(SRAM)의 확장성이 40% 향상되었음을 강조했습니다.) 2nm 기술 대비 셀 면적. 이는 IBM이 “업계가 지난 10년 동안 본 적이 없는 단계”라고 설명한 변화이며, 온칩 메모리 대역폭에 따라 살거나 죽는 AI 가속기에 특히 중요할 수 있는 변화입니다.
IBM은 연구실에서 CMOS 프로세스의 초박형 유전체 본딩을 사용하여 아키텍처를 실험적으로 검증했으며, 적층된 장치 전반에 걸쳐 듀얼 채널 엔지니어링을 시연했으며, 예상되는 스위칭 동작을 갖춘 기능적인 CMOS 인버터를 보여주었다고 밝혔습니다. “이러한 결과는 나노스택 기술이 물리적으로 구축될 수 있고 실제 계산을 지원할 수 있음을 확인시켜 줍니다”라고 회사는 언론 자료에서 밝혔습니다.
옹스트롬급 스케일링, High-NA EUV 및 재료
IBM은 “0.7 nm” 및 “7 옹스트롬”을 문자 그대로의 게이트 길이나 피치가 아닌 세대별 노드 이름으로 읽어야 함을 명시적으로 밝혔습니다. 이는 노드 레이블을 특정 물리적 차원에서 분리하려는 광범위한 업계 추세에 맞춰서입니다. 내부적으로 회사는 예상되는 1nm급 노드에 대해 게이트 피치 및 접촉 게이트 피치와 같은 NanoStack의 중요한 치수를 벤치마킹한 다음 수직으로 이동하여 스케일링을 추진했다고 밝혔습니다.
이를 달성하기 위해 Albany 연구 라인은 고급 리소그래피 및 재료 작업에 크게 의존합니다. ASML, Lam Research, Tokyo Electron, SCREEN을 포함한 뉴욕의 파트너와 IBM은 이미 High-NA EUV(High Numerical Aperture EUV) 도구를 설치하고 있습니다. 회사는 “논리 스케일링의 미래에 필수적”이라고 말하며 옹스트롬급 노드에서 패터닝하기 위한 새로운 금속 산화물 레지스트를 평가하고 있습니다. 장치 측면에서 NanoStack의 상단 및 하단 트랜지스터 분리는 전체 평면 CMOS 스택에 걸쳐 자격을 부여할 필요 없이 계층별로 새로운 채널 재료 및 유전체를 도입할 수 있는 기회를 열어줍니다.
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IBM의 실리콘 기술 R&D 부사장인 Huiming Bu에 따르면 NanoStack은 새로운 패러다임입니다. 이는 칩을 3차원으로 완전히 확장하고 나노미터에서 옹스트롬으로 넘어가면서 업계에 최소한 “10년”의 논리 발전을 제공하도록 이동하고 있습니다.
하지만 아직은 너무 흥분하지 마세요. 역사적으로 대용량 CMOS에 완전히 새로운 소재를 도입하는 데는 10년 이상이 걸렸습니다. 그러나 IBM은 NanoStack의 분할된 아키텍처가 이러한 마찰을 줄일 수 있다고 주장합니다. 그럼에도 불구하고 대학 장치 연구원들은 이미 아키텍처 내의 새로운 재료를 탐색하기 위해 IBM에 접근하고 있습니다.
AI, 데이터센터, 상용화 일정
오늘 시연된 0.7nm 칩은 연구 프로젝트이지만 IBM은 이미 이 작업을 AI 및 클라우드 로드맵과 직접 연결하고 있습니다. Gambetta와 Bu는 둘 다 특히 전기와 냉각이 현재 제약 조건을 정의하는 데이터 센터에서 똑같이 폭주하는 전력 요금 없이 폭주하는 AI 수요를 수용하는 데 있어 와트당 성능 향상이 중요하다고 규정했습니다.
Bu는 “모두가 더 높은 성능을 요구하지만 누구도 전력에 대한 비용을 지불하고 싶어하지 않습니다”라고 말했습니다. “이 새로운 혁신은 현재 사용 가능한 최고의 칩에 비해 성능을 50% 향상시킬 수 있으며 동시에 AI의 매우 중요한 구성 요소인 컴퓨팅에서 전력을 관리하기로 선택한 경우 전력을 70%까지 줄일 수 있습니다.” 40% SRAM 밀도 증가는 설계자가 캐시와 다이 내 메모리를 컴퓨팅 장치에 더 가깝게 밀어 훈련 및 추론 워크로드에서 데이터 이동 오버헤드를 줄이는 데도 도움이 될 수 있습니다.
IBM은 NanoStack이 일반적인 로직 기술임을 강조했습니다. 이는 일회성이거나 특수 목적의 구조가 아닙니다. IBM은 NanoStack이 궁극적으로 CPU, GPU, 모바일 SoC 및 SRAM 어레이를 뒷받침할 것으로 기대합니다. IBM은 현재 일본 파운드리 파트너인 Rapidus와 함께 나노시트 기반 2nm 공정을 제조에 도입하는 데 주력하고 있지만 NanoStack은 1nm 미만 노드에서 시작하여 주류 첨단 아키텍처로서 나노시트를 대체할 계획이라고 밝혔습니다.
이러한 경고에도 불구하고 회사는 앞으로도 칩 판매에 대해 여전히 이야기하고 있습니다. IBM은 나노시트 IP 및 기타 장치 혁신을 상용 파운드리로 이전한 역사를 바탕으로 “이르면 향후 5년 안에” 1nm 미만 노드에서 NanoStack을 생산에 사용할 수 있는 경로를 보고 있다고 밝혔습니다.
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